什么是 Vitis Model Composer？

AMD Vitis™ Model Composer 是一款高级设计与仿真工具，它将算法开发与硬件实现紧密连接起来。它与 MathWorks MATLAB® 和 Simulink® 紧密集成，可帮助开发人员：

  • 在 Simulink 中以图形方式设计和仿真硬件加速算法。
  • 无需先编写底层 HDL 或 AI 引擎 C 代码，即可进行早期的设计空间探索。
  • 直接从针对 AMD 自适应 SoC 和 FPGA 的 MATLAB/Simulink 模型生成可综合的硬件 IP，包括带 AI 引擎的最新 Versal™ 器件。

Vitis Model Composer 可作为附加许可证，与 AMD Vivado™ Design Suite（标准版或企业版）和 AMD Vitis™ Unified Software Platform 一同使用。对于倾向于使用基于模型的设计方法且希望加快从算法向硬件实现过渡的算法开发人员来说，这尤其有帮助。

Vitis Model Composer 的核心功能

使用 MATLAB 和 Simulink 环境分析和可视化设计：

  • 直接从 Simulink 库浏览器使用优化的 AI 引擎、HLS 和 HDL 块
  • 按块导入自定义 AI 引擎、HLS 和 HDL 代码
  • 在 Simulink 环境中运行快速仿真
  • 将结果与 MATLAB 和 Simulink 环境中的黄金参考进行比较
  • 利用中间信号进行调试，并让设计可视化

协同仿真异构系统：

  • 直接从库浏览器使用优化的 AI 引擎/HLS/可编程逻辑 (PL)，或按块形式导入代码
  • 将 AI 引擎阵列与 HLS 内核块或 HDL 块无缝连接

根据您的设计生成代码，以提高工作效率：

  • 生成带有约束的计算图代码
  • 生成 RTL (Verilog/VHDL)
  • 使用插入的编译指令生成优化的 HLS 代码
  • 生成测试激励文件

在硬件中轻松验证您的设计：

  • 生成数据移动器、处理系统代码与配置文件
  • 生成构建硬件设计所需的 Makefile
  • 只需点击一个按钮即可将设计部署到硬件中

创建和仿真 Vitis Model Composer 设计

概要了解 AMD Vitis™ Model Composer 工具，掌握如何创建和仿真 HDL、HLS 和 AI 引擎设计。此外，我们还将介绍如何创建异构设计，即包含 AI 引擎和可编程逻辑组件的设计。

使用 AMD Vitis™ Model Composer Hub 块

AMD Vitis Model Composer Hub 块简介。您将了解如何使用此块选择硬件、生成代码、分析和验证设计，以及在硬件上完成最终验证。

在 Vitis Model Composer 中使用 Versal AI 引擎进行设计

Versal AI 引擎是针对 AMD 自适应 SoC 上的机器学习、DSP 和信号处理任务进行优化的专用计算单元。Vitis Model Composer 通过提供以下功能来有效使用这些 AI 引擎：

AI 引擎库块

  • 预构建的 AI 引擎 IP 块：包括即用型 DSP 和信号处理模块，例如：
    • FIR 滤波器（有限脉冲响应）
    • FFT（快速傅里叶变换）和 iFFT
    • DDS（直接数字合成）
    • 混频器

这些块能够模拟 AI 引擎的功能，并能够帮助设计人员快速进行原型设计并模拟基于 AI 引擎的算法。

内核导入和数据流集成

  • 定制的内核导入：用户可以将定制的 AI 引擎内核（以 C++ 或 HLS 语言编写）作为块导入到 Simulink 中。这允许将定制的 AI 引擎代码与图形模型混合使用。
  • 数据流图导入：支持导入 AI 引擎数据流图，使用户能够直观地配置并连接复杂的 AI 引擎计算流水线。

混合设计仿真

  • Vitis Model Composer 支持混合仿真，即 AI 引擎块与可编程逻辑块（HDL 或 HLS）并行运行。这使得设计人员能够验证系统层面的交互、时序以及跨不同计算资源的数据传输情况。

可视化和调试

  • Simulink 的源块和接收块可以直接与 AI 引擎块连接，以便在仿真过程中监控和可视化信号。
  • 对周期近似仿真的支持有助于对 AI 引擎工作负载进行早期性能评估。

新增功能

2025.2 版本亮点

提供更多适用于 AI 引擎和 HDL 的模块

AIE、AIE-ML、AIE-ML v2（例如 Versal AI Core 和 AI Edge 系列以及第二代 Versal AI Edge 系列）

  • 新增：函数逼近
  • 新增：相关性/卷积
  • 新增：累积和

HDL 库块​

  • 增强：FFT（添加了原生浮点 SSR = 32、64）
  • 增强：FIR（支持采用 SSR 的分数倍插值）

Vitis Model Composer 的其他增强功能

  • HLS-AIE 桥接块支持多速率系统建模 – 提供了一种对具有不同时钟域的设计进行高效建模的方法，并能��安全地传输数据而不会造成数据损坏
  • 增加了对 MATLAB® R2025b 的支持
  • 增加了对 Red Hat® Enterprise Linux® (RHEL) 9.6、10.0 的支持

支持多个顶层 AI 引擎子系统

提供更多适用于 AI 引擎和 HDL 的模块

AI 引擎

  • 双调排序（Versal AI Core 系列、Versal AI Edge 系列、第二代 Versal AI Edge 系列）
  • DFT/FFT（第二代 Versal AI Edge 系列）
  • FIR – 单速率、半带、速率转换、分数倍重采样（第二代 Versal AI Edge 系列）
  • DDS/混频器（第二代 Versal AI Edge 系列）

HDL 库

  • 增强型 FFT – 更多 SSR 模式
    • SSR 8、16、32、64（原生浮点）
    • SSR 2 和 4（定点）
  • 增强型 Complex Multiplier – 节省 DSP58 资源
    • 新增对 CFLOAT MAC 的支持
    • 矢量 IFFT 浮点运算 – 新增块

适用于 Vitis 型号 Composer 的 Versal AI Engine DSP 库更新：

  • AIE（适用于 Versal AI Core、Versal Premium 系列） 
    • 混合基数 FFT 
    • Stockham FFT 性能改进 
    • TDM FIR​ 
  • AIE-ML（适用于 Versal AI Edge 系列） 
    • TDM FIR​ 
    • DDS（直接数字综合 – 用于波形生成） 
    • 混频器（用于变频）​ 
  • AIE-MLv2（适用于第二代 Versal AI Edge 系列） 
    • FIR​ 
    • DFT​ 
    • DDS​ 
    • 混频器 

GitHub - Xilinx/Vitis_Model_Composer 2024.2 版

Vitis Model Composer 中的新 HDL 块：

  • 简单的双端口 RAM（新块） 
  • 直接数字综合 (DDS) 编译器（新增原生浮点运算支持） 
  • FFT 
    • 新增 SSR=2/4 模式下的原生浮点运算支持 
    • 映射到 Versal 器件上的 DSPFP32 原语 

其他增强功能

  • 将 Vitis 调试器与 Vitis Model Composer 内置的 AIE/HLS 内核配合使用 
  • 将 Vitis 子系统从 Vitis Model Composer 导出为 .vss 文件 
  • 为 Vitis Model Composer 添加了更多数据类型 
    • 支持 cbfloat16 
    • 支持级联信号：int8/uint8、int16/uint16/cint16、int32、uint32、cint32、float/cfloat 
  • 设计规则检查 (DRC)，协助在构建过程的早期（如仿真阶段）检测和指示设计问题 
  • 生成代码时响应迅速 
    • 对于任何设计，仿真只运行一次 
  • 将 Hub 块配置另存为 JSON 文件（用于批处理、快速原型设计等） 

2024.2 版增加了 OS 和 MATLAB 版本支持

  • MATLAB R2024a 
  • Red Hat Enterprise Linux® (RHEL) 8.10、9.4 

GitHub 上提供新示例设计

下载

购买

Vitis Model Composer 可作为 Vivado 标准版或企业版以及 Vitis 统一软件平台的附加许可证购买。 
要进行评估，请从产品许可网站生成免费的 90 天评估许可证。 

资源

AI 引擎库

HLS 库

这些教程可帮助您检查 Vitis Model Composer HLS 库，使用 HLS 块构建简单设计以及了解 Vitis Model Composer 支持的数据类型。

HDL 库

这些教程将向您展示如何使用 Vitis Model Composer HDL 库在 Simulink® 中指定设计并将设计综合到 FPGA 中。 

附注
  1. 根据 2023 年 8 月 10 日的测试结果，对比 Vitis HLS 2023.2 和 Vitis HLS 2023.1，在 1000 个 Vitis L2/L3 代码库设计上测试。测试期间的系统配置：Intel Xeon E5-2690 v4 @ 2.6GHz CPU，256GB RAM，RedHat Enterprise Linux 8.6.实际性能会有所不同。系统制造商可能会采用不同的配置，因而得到不同的结果。-VGL-04
  2. 截至 2023 年 2 月 12 日，在所有 1208 个 Vitis L1 库 C 代码设计上完成基准测试。所有设计都使用一个配备 2P Intel Xeon E5-2690 CPU 的系统运行，系统装有 CentOS Linux，启用 SMT 并禁用了 Turbo Boost。预计硬件配置不会影响软件测试结果。结果可能会因软件及固件设置和配置而异 - VGL-03