Qu'est-ce que Vitis Model Composer ?

AMD Vitis™ Model Composer est un outil de conception et de simulation de haut niveau qui relie le développement d'algorithmes et la mise en œuvre hardware. Il s'intègre parfaitement avec MathWorks MATLAB® et Simulink®, ce qui permet aux développeurs de :

  • Concevoir et simuler des algorithmes accélérés par le hardware sous forme graphique dans Simulink.
  • Effectuer une exploration précoce de l'espace de conception sans avoir à écrire initialement du code HDL ou AI Engine C.
  • Générer une IP hardware synthétisable directement à partir de modèles MATLAB/Simulink ciblés pour les SoC adaptatifs et FPGA AMD, y compris les derniers appareils Versal™ avec moteurs d'IA.

Vitis Model Composer est disponible sous forme de licence complémentaire qui fonctionne avec AMD Vivado™ Design Suite (Standard ou Enterprise) et la plateforme software unifiée AMD Vitis™. Il est particulièrement utile pour les développeurs d'algorithmes qui préfèrent une approche de conception basée sur un modèle et souhaitent accélérer la transition de l'algorithme à la mise en œuvre hardware.

Fonctionnalités principales de Vitis Model Composer

Utilisez l'environnement MATLAB et Simulink pour analyser et visualiser votre conception :

  • Utilisez un AI Engine optimisé, HLS, et des blocs HDL directement à partir du navigateur de la bibliothèque Simulink.
  • Importez des AI Engines personnalisés, des codes HLS et HDL sous forme de blocs
  • Exécutez des simulations rapides dans l'environnement Simulink
  • Comparez les résultats avec des références dans l'environnement MATLAB et Simulink
  • Appuyez sur les signaux intermédiaires pour déboguer et obtenir une visibilité sur la conception

Cosimulez un système hétérogène :

  • Utilisez directement les AI Engines/HLS/PL optimisés à partir du navigateur de bibliothèque ou importez le code sous forme de blocs
  • Connectez en toute fluidité des matrices AI Engine à des blocs de noyau HLS ou des blocs HDL

Augmentez votre productivité en générant du code à partir de votre conception :

  • Générez le code graphique avec les contraintes
  • Générez du RTL (Verilog/VHDL)
  • Générez un code HLS optimisé avec des pragmas insérés
  • Générer un banc d'essai

Validez facilement votre conception dans le hardware :

  • Générez des Data Movers, le code système de traitement et les fichiers de configuration
  • Générez les fichiers de création pour créer la conception du hardware
  • Déplacez la conception dans le hardware d'un simple clic

Création et simulation de conceptions Vitis Model Composer

Découvrez une présentation de l'outil AMD Vitis™ Model Composer et apprenez comment créer et simuler des conceptions HDL, HLS et AI Engine. En outre, nous expliquerons comment créer une conception hétérogène (c'est-à-dire une conception intégrant à la fois AI Engine et des composants logiques programmables).

Utilisation du bloc Hub AMD Vitis™ Model Composer

Présentation du bloc Hub AMD Vitis Model Composer Vous apprendrez à utiliser le bloc pour sélectionner du hardware, générer du code, analyser et vérifier une conception, puis la valider sur hardware.

Conception avec des Versal AI Engines dans Vitis Model Composer

Les Versal AI Engines sont des unités de calcul spécialisées optimisées pour le machine learning, le DSP et les tâches de traitement de signal sur les SoC adaptatifs AMD. Vitis Model Composer permet une utilisation efficace de ces moteurs d'IA en fournissant les éléments suivants :

Blocs de bibliothèque AI Engine

  • Blocs IP AI Engine prédéfinis : Inclut un DSP prêt à l'emploi et des blocs de traitement de signal tels que :
    • Filtres FIR (Finite Impulse Response, réponse impulsionnelle finie)
    • FFT (Fast Fourier Transform, transformations de Fourier rapides) et iFFT
    • DDS (synthèse numérique directe)
    • Mélangeurs

Ces blocs modélisent les fonctionnalités d'AI Engines et permettent aux concepteurs de prototyper et de simuler rapidement des algorithmes basés sur un moteur d'IA.

Importation de noyau et intégration de flux de données

  • Importation de noyau personnalisé : Les utilisateurs peuvent importer des noyaux AI Engine personnalisés (écrits en C++ ou HLS) en tant que blocs dans Simulink. Cela permet de combiner du code AI Engine personnalisé avec des modèles graphiques.
  • Importation de graphique de flux de données : Prend en charge l'importation de graphiques de flux de données AI Engine, ce qui permet aux utilisateurs de configurer et de connecter visuellement des pipelines de calcul AI Engine complexes.

Simulation de conception mixte

  • Vitis Model Composer prend en charge la simulation mixte dans laquelle les blocs AI Engine fonctionnent avec des blocs logiques programmables (HDL ou HLS). Cela permet aux concepteurs de vérifier les interactions au niveau du système, la synchronisation et le déplacement des données sur des ressources informatiques hétérogènes.

Visualisation et débogage

  • Les blocs source et récepteur Simulink peuvent se connecter directement aux blocs AI Engine pour surveiller et visualiser les signaux pendant la simulation.
  • La prise en charge de la simulation de cycle approximatif permet d'estimer rapidement les performances des charges de travail du moteur AI Engine.

Nouveautés

Points forts de la version 2025.2

Blocs supplémentaires disponibles pour AI Engine et HDL

AIE, AIE-ML, AIE-ML v2 (par exemple, séries Versal AI Core et AI Edge, et série Versal AI Edge Gen2)

  • Nouveau : Approximation de fonction
  • Nouveau : Corrélation/Convolution​
  • Nouveau : Somme cumulée

Blocs de bibliothèque HDL​

  • Amélioré : FFT (Ajout de SSR en virgule flottante natif = 32, 64)
  • Amélioré : FIR (prise en charge de l'interpolation de taux fractionnel avec SSR)

Autres améliorations apportées à Vitis Model Composer

  • Les blocs de pont HLS-AIE prennent en charge la modélisation de systèmes à débits multiples. Ils fournissent une méthode efficace pour modéliser des conceptions avec différents domaines d'horloge et transférer des données en toute sécurité sans corruption​
  • Ajout de la prise en charge de MATLAB® R2025b​
  • Ajout de la prise en charge de Red Hat® Enterprise Linux® (RHEL) 9.6, 10.0

Prise en charge de plusieurs sous-systèmes d'AI Engine de premier niveau

Blocs supplémentaires disponibles pour AI Engine et HDL

Moteur d'IA

  • Tri bitonique (série Versal AI Core, série Versal AI Edge, série Versal AI Edge Gen2)
  • DFT/FFT (série Versal AI Edge Gen2)
  • FIR - Débit unique, demi-bande, changement de débit, rééchantillonnage fractionnel (série Versal AI Edge Gen2)
  • DDS/mixeur (série Versal AI Edge Gen2)

Bibliothèque HDL

  • FFT améliorée – Modes SSR supplémentaires
    • SSR 8, 16, 32, 64 (virgule flottante native)
    • SSR 2, 4 (virgule fixe)
  • Complex Multiplier amélioré – Moins de ressources DSP58
    • Nouvelle prise en charge de CFLOAT MAC
    • Virgule flottante IFFT vectorielle – Nouveau bloc

Mises à jour de la bibliothèque DSP Versal AI Engine pour Vitis Model Composer :

  • AIE​(disponible sur Versal AI Core, Versal série Premium) 
    • FFT Radix mixte 
    • Améliorations des performances FFT Stockham 
    • TDM FIR 
  • AIE-ML​(disponible sur la série Versal AI Edge) 
    • TDM FIR 
    • DDS (Direct Digital Synthesis – utilisé pour la génération de formes d'onde) 
    • Mélangeur (utilisé pour le changement de fréquence) 
  • AIE-MLv2​ (disponible sur la série Versal AI Edge Gen2) 
    • FIR 
    • DFT 
    • DDS 
    • Mélangeur 

GitHub - Xilinx/Vitis_Model_Composer at 2024.2

Nouveaux blocs HDL dans Vitis Model Composer :

  • RAM simple à deux ports (nouveau bloc) 
  • Compilateur DDS (synthèse digitale directe) (ajout de la prise en charge native à virgule flottante) 
  • FFT 
    • Ajout de la prise en charge native à virgule flottante avec SSR=2, 4 
    • Mappage vers la primitive DSPFP32 sur les appareils Versal 

Autres améliorations

  • Utilisez le débogueur Vitis avec les noyaux AIE/HLS intégrés à Vitis Model Composer 
  • Exportez le sous-système Vitis de Vitis Model Composer en tant que fichier .vss 
  • Types de données supplémentaires pour Vitis Model Composer 
    • Prise en charge de cbfloat16 
    • Prise en charge des signaux en cascade : int8/uint8, int16/uint16/cint16, int32, uint32, cint32, float/cfloat 
  • Vérifications des règles de conception (DRC) pour faciliter la détection et l'indication des problèmes de conception au début du processus de construction (par ex., simulation) 
  • Temps de réponse rapide pour la génération de code 
    • La simulation ne s'exécute qu'une seule fois pour n'importe quelle conception 
  • Enregistrez les configurations de bloc Hub sous forme de fichier JSON (pour le traitement par lots, le prototypage rapide, etc.) 

Ajout de la prise en charge des versions du système d'exploitation et de MATLAB avec la version 2024.2

  • MATLAB R2024a 
  • Red Hat Enterprise Linux® (RHEL) 8.10, 9.4 

Nouveaux exemples de conceptions disponibles sur GitHub

Télécharger

Acheter

Vitis Model Composer peut être acheté sous forme de licence complémentaire pour les éditions Vivado standard ou Enterprise et la plateforme software unifiée Vitis. 
Pour tester le produit, générez une licence d'évaluation gratuite de 90 jours à partir du site de gestion des licences du produit. 

Ressources

Bibliothèque AI Engine

Bibliothèque HLS

Ces tutoriels vous aident à examiner la bibliothèque HLS de Vitis Model Composer, à créer une conception simple à l'aide de blocs HLS et à découvrir les types de données pris en charge par Vitis Model Composer.

Bibliothèque HDL

Ces tutoriels vous montrent comment utiliser la bibliothèque HDL Vitis Model Composer pour spécifier une conception dans Simulink® et synthétiser la conception dans un FPGA. 

Notes de bas de page
  1. Selon des tests réalisés le 10 août 2023, sur 1 000 conceptions de bibliothèque de code Vitis L2/L3, avec Vitis HLS version 2023.2 par rapport à Vitis HLS 2023.1. Configuration du système pendant le test : CPU Intel Xeon E5-2690 V4 @ 2,6 GHz, 256 Go de RAM, RedHat Enterprise Linux 8.6. Les performances réelles varient. Les résultats peuvent varier en fonction des configurations créées par les fabricants de systèmes. -VGL-04
  2. Les tests de référence ont été effectués sur les 1 208 conceptions de la bibliothèque Vitis L1 C-code à compter du 12 février 2023. Toutes les conceptions ont été exécutées à l'aide d'un système équipé de CPU Intel Xeon E5-2690 2P avec CentOS Linux, SMT activé, Turbo Boost désactivé. La configuration hardware ne devrait pas affecter les résultats du test software. Les résultats peuvent varier en fonction des paramètres et configurations du software et du micrologiciel - VGL-03